- D Джапанка:
- Необходими компоненти:
- D Електрическа верига и обяснение на тригер
- Практическа демонстрация на D Flip-Flop:
Терминът цифров в електрониката представлява генерирането, обработката или съхраняването на данни под формата на две състояния. Двете състояния могат да бъдат представени като HIGH или LOW, положителни или неположителни, зададени или нулирани, което в крайна сметка е двоично. Максималното е 1, а ниското е 0 и следователно цифровата технология се изразява като поредици от 0 и 1. Пример е 011010, в който всеки термин представлява индивидуално състояние. По този начин, този процес заключване в хардуера се извършва с помощта на някои компоненти като резе или тригер, мултиплексор Демултиплексер, енкодери, декодери и др колективно нарича Поред логически схеми.
И така, ще обсъдим за джапанките, наричани още резета. Фиксаторите могат да се разбират и като бистабилен мултивибратор като две стабилни състояния. Обикновено тези вериги на заключване могат да бъдат или активни-високи или активни-ниски и те могат да бъдат задействани съответно от HIGH или LOW сигнали.
Често срещаните видове джапанки са,
- RS тригер (RESET-SET)
- D Джапанка (данни)
- JK тригер (Джак-Килби)
- T джапанка (превключване)
От горните типове само JK и D джапанки се предлагат в интегрирана форма на IC и също се използват широко в повечето приложения. Тук в тази статия ще обсъдим Dlip Flip Flop.
D Джапанка:
D Джапанките се използват като част от елементите за съхранение на паметта и процесорите за данни. D flip-flop може да бъде изграден с помощта на NAND порта или с NOR порта. Поради своята гъвкавост те се предлагат като IC пакети. Основните приложения на D flip-flop са да въведе закъснение във времевата верига, като буфер, вземане на проби от данни на определени интервали. D flip-flop е по-опростен по отношение на свързването на окабеляване в сравнение с JK flip-flop. Тук използваме NAND порти за демонстриране на D flip flop.
Винаги, когато тактовият сигнал е НИСЪК, входът никога няма да повлияе на състоянието на изхода. Часовникът трябва да е висок, за да се активират входовете. По този начин, D flip-flop е контролиран Bi-стабилен резе, където тактовият сигнал е управляващият сигнал. Отново, това бива разделен на положителен ръб задейства D флип флоп и отрицателен край задейства D тригер. По този начин изходът има две стабилни състояния въз основа на входовете, които са разгледани по-долу.
Таблица на истината на D Flip-Flop:
|
Часовник |
ВХОД |
ИЗХОД |
|
|
д |
Въпрос: |
Q ' |
|
|
НИСКО |
х |
0 |
1 |
|
ВИСОКО |
0 |
0 |
1 |
|
ВИСОКО |
1 |
1 |
0 |
D (Data) е входното състояние за D flip-flop. Q и Q 'представляват изходните състояния на тригера. Според таблицата, въз основа на входовете изходът променя своето състояние. Но най-важното, което трябва да имате предвид, е, че всичко това може да се случи само в присъствието на тактовия сигнал. Това работи точно като SR flip-flop само за безплатните входове.
Представяне на D Flip-Flop с помощта на Logic Gates:
|
ВХОД |
ИЗХОД |
|
|
Вход 1 |
Вход 2 |
Изход 3 |
|
0 |
0 |
1 |
|
0 |
1 |
1 |
|
1 |
0 |
1 |
|
1 |
1 |
0 |
По този начин, сравнявайки таблицата на истината на NAND порта и прилагайки входовете, както е дадено в таблицата на истината на тригера D, изходът може да бъде анализиран. Анализирайки горния монтаж като тристепенна структура, като се има предвид, че предишното състояние (Q ') е 0
когато D = 1 и CLOCK = HIGH
Изход: Q = 1, Q '= 0. Работата е правилна.
ПРЕДВАРИТЕЛНО И ЯСНО:
D flip flop има още два входа, а именно PRESET и CLEAR. Сигналът HIGH към CLEAR ще направи Q изхода за нулиране, който е 0. По същия начин HIGH сигналът към pin PRESET ще направи Q изхода да зададе, който е 1. Следователно самото име обяснява описанието на щифтовете.
|
Часовник |
ВХОД |
ИЗХОД |
|||
|
ПРЕДВАРИТЕЛНО |
ЯСНО |
д |
Въпрос: |
Q ' |
|
|
х |
ВИСОКО |
НИСКО |
х |
1 |
0 |
|
х |
НИСКО |
ВИСОКО |
х |
0 |
1 |
|
х |
ВИСОКО |
ВИСОКО |
х |
1 |
1 |
|
ВИСОКО |
НИСКО |
НИСКО |
0 |
0 |
1 |
|
ВИСОКО |
НИСКО |
НИСКО |
1 |
1 |
0 |
IC пакет:
В IC използва тук е HEF4013BP (Dual D-тип тригер). Това е 14-пинов пакет, който съдържа 2 отделни D джапанки в него. По-долу са схемата на щифтовете и съответното описание на щифтовете.
|
ПИН |
ПИН Описание |
|
Въпрос: |
Истински изход |
|
Q ' |
Изход за комплимент |
|
CP |
Вход за часовник |
|
CD |
CLEAR - Директен вход |
|
д |
Въвеждане на данни |
|
SD |
PRESET-Директен вход |
|
V SS |
Земя |
|
V DD |
Захранващо напрежение |
Необходими компоненти:
- IC HEF4013BP (Dual D тригер) - 1Не.
- LM7805 - 1 Не.
- Тактилен превключвател - 4Не.
- 9V батерия - 1Не.
- LED (зелен - 1; червен - 1)
- Резистори (1kὨ - 4; 220kὨ -2)
- Макет
- Свързващи проводници
D Електрическа верига и обяснение на тригер
Тук използвахме IC HEF4013BP за демонстрация на верига D Flip Flop, която има две джапанки тип D вътре. Източникът на захранване IC HEF4013BP V DD варира от 0 до 18V и данните са налични в листа с данни. По-долу го показва снимката. Тъй като сме използвали LED на изхода, източникът е ограничен до 5V.
Използвахме регулатор LM7805, за да ограничим LED напрежението.
Практическа демонстрация на D Flip-Flop:
Бутоните D (Данни), PR (Предварително зададени), CL (Изчистване) са входовете за тригера D. Двата светодиода Q и Q 'представляват изходните състояния на тригера. 9V батерията действа като вход към регулатора на напрежението LM7805. Следователно регулираният 5V изход се използва като Vcc и захранване на щифта към IC. По този начин, за различен вход при D, съответният изход може да се види чрез светодиоди Q и Q '.
На изводите CLK, CI, D и PR обикновено са изтеглени в първоначалното състояние, както е показано по-долу. Следователно входното състояние по подразбиране ще бъде НИСКО за всички изводи. Така първоначалното състояние според таблицата на истината е както е показано по-горе. Q = 1, Q '= 0.
По-долу сме описали различните състояния на D тип Flip-Flop, използвайки D flip flop схема, направена на макет.
Състояние 1:
Часовник - НИСКИ; D - 0; PR - 0; CL - 1; Q - 0; Q '- 1
За входовете за състояние 1, ЧЕРВЕНИЯТ светодиод свети, показвайки Q 'да е ВИСОК, а ЗЕЛЕНИЯ показва Q да е НИСЪК. Както беше обсъдено по-горе, когато CLEAR е зададено на HIGH, Q се връща на 0 и може да се види по-горе.
Състояние 2:
Часовник - НИСКИ; D - 0; PR - 1; CL - 0; Q - 1; Q '- 0
За входовете за състояние 2 ЗЕЛЕНИЯТ светодиод свети, показвайки, че Q е ВИСОКО, а ЧЕРВЕНОТО показва Q 'да е НИСКО. Както беше обсъдено по-горе, когато PRESET е настроен на HIGH, Q е настроен на 1 и може да се види по-горе.
Състояние 3: Часовник - НИСКО; D - 0; PR - 1; CL - 1; Q - 1; Q '- 1
За входовете State 3, ЧЕРВЕНОТО и ЗЕЛЕНОТО светещи индикатори показват, че Q и Q 'първоначално са високи. Когато PR и CL се изтеглят при освобождаване на бутоните, състоянието се изчиства.
Състояние 4: Часовник - ВИСОК; D - 0; PR - 0; CL - 0; Q - 0; Q '- 1
За входовете за състоянието 4 червеният светодиод свети, показвайки Q 'да е HIGH, а ЗЕЛЕНИЯ показва Q да е LOW. Това състояние е стабилно и остава там до следващия часовник и въвеждане. Тъй като CLOCK е задействан от LOW до HIGH edge, бутонът за вход D трябва да бъде натиснат, преди да натиснете бутона CLOCK.
Състояние 5: Часовник - ВИСОК; D - 1; PR - 0; CL - 0; Q - 1; Q '- 0
За входовете за състояние 5 ЗЕЛЕНИЯТ светодиод свети, показвайки, че Q е ВИСОКО, а ЧЕРВЕНОТО показва Q 'да е НИСКО. Това състояние също е стабилно и остава там до следващия часовник и въвеждане. Тъй като CLOCK е задействан от LOW до HIGH edge, бутонът за въвеждане D трябва да бъде натиснат, преди да натиснете бутона CLOCK.
